摘要：概述 支持axi接口。但其实没有burst，没有cache，没有tlb，所以仿真起来全是空泡，冲突转发相关功能正确性就测不出来。 从sram改为axi：等待时间从一拍到看信号握手 主要更改/bug处： 访存指令（取指令/存取ram）自身 跳转指令和访存指令 异常处理跳出 异常处理跳回 异常和访存指令 阅读全文

摘要：概况 常规单发射5级流水线cpu。新增支持指令{mtc0, mfc0, eret, syscall, break, bgezal, bltzal}；新增异常处理{Int, AdEL, AdES, Ov, RI}，其中Int中断包括软件、硬件、计时器中断(硬件中断未测)；新增CP0寄存器{BadVAd 阅读全文

摘要：> 就看看能坚持多久吧 #### 22/2/2及以前： - 参照想象中的p7内容增添部分版CP0、部分中断/异常机制； - 改sram接口：查阅文档func_test、sram相关内容；查阅vivado bram IP核相关内容；似乎有了进一步理解；PC地址未定 #### 22/2/8：修bug - 阅读全文