2021年11月14日
【P4】Verilog搭建单周期MIPS-CPU
摘要： 课下 Bug_Log 1.模块实例化的信号需先定义，且记得定义完备 其实testbench见过多次了，自己写的时候还想不清。 若实例化模块时使用的信号，若事先无声明，则会自动生成1bit此名称信号，自然在多位信号传输中便出错了。使用单位信号的模块到可以省略实现声明。 ！由于mips.v的clk和re 阅读全文
posted @ 2021-11-14 23:33 Xlucidator 阅读(908) 评论(0) 推荐(0) 编辑