摘要:
VHDL中,不能在两个POCESS中对一个NET 赋值同理,在verilog HDL中,不能在两个always块中对一个reg 或wire赋值 阅读全文
posted @ 2014-04-18 23:27
爱吃粉条炖肉的笔记本
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Error (10327): VHDL error at xd.vhd(17): can't determine definition of operator ""+"" -- found 0 pos
摘要:
在你的程序中 q1(逻辑矢量)+1(整数)不满足算术操作符“+”对应的操作数必须是整数类型,且相加的和也为整数类型的要求。这里的“+”已经被赋予了新的含义和功能,所以这里的“+”就是算重载函数。他的新的含义是在std_logic_unsigned程序包中定义的,所以要在程序前面加上“use ieee... 阅读全文
posted @ 2014-04-18 23:24
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