皮皮祥的博客

摘要： 今天我们要介绍的时序分析概念是clock gate。 clock gate cell是用data signal控制clock信号的cell，它被频繁地用在多周期的时钟path，可以节省功耗。如下图所示： 我们经常说的reg2clockgate path的setup和hold检查，就是指：clock 阅读全文

摘要： Verilog变量中每个位（bit）的数值类型有四种，分别为1，0，Z，X。其中1，0比较明确就是高、低电平。而x, z在逻辑设计中也经常用到来建模。X，Z既可以大写，也可以使用小写字母。 0：逻辑 0 或 “假” 1：逻辑 1 或 “真” x 或 X：未知 z 或 Z：高阻 X表示其值不确定，可能 阅读全文

摘要： 上节介绍了wire，reg数据类型及其用法，并对变量定义中的向量的定义及使用做了说明。本节主要介绍其它几种类型。常用的有如下几种：整数integer,实数 real, 时间time，字符串等,他们本质上也是寄存器类型。 整形integer 整形变量用关键字integer 声明，在声明时不用指定位宽， 阅读全文