玩转FPGA山寨版

摘要： 一、Verilog HDL代码////////////////////////////////////////////////////////module Infra(clock,reset_n,IR,Infra); input clock; input reset_n; input IR; output reg [7:0]Infra; reg [31:0] get_data; // use for saving 32 bytes irda data reg [5:0] data_cnt; // 32 bytes irda data counter reg [2:0] cs,ns; reg e 阅读全文