摘要：
[原题链接](https://hdlbits.01xz.net/wiki/Count_clock) 要写一个12小时的时钟。 由题目得知，reset信号的优先级最高，其次是enable，这里很好实现。 我的思路： 写了一个4位的bcd计数器，并实例化了4个，对ss与mm的[7:4]与[3:0]分别考 阅读全文
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[原题链接](https://hdlbits.01xz.net/wiki/Edgedetect) 一道想了好久的题目，在这种并行执行的程序里怎么才能保存前一个状态，看了题解后才发觉，非阻塞赋值啊，代码如下： ```verilog module top_module ( input clk, inpu 阅读全文
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写了一个很简单的程序，2-4译码器。 ```verilog module decoder2to4( input in1, in0, output reg [3:0]out ); always @ (*) begin if ({in1, in0} == 2'b00) out = 4'b1111; el 阅读全文
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直接举一个例子。 假设有一个包含N个样本的信号，表示$x[n]$，其中$n = 0, 1, 2, ..., N - 1$。 信号的DFT表示$X[k]$，其中$k = 0, 1, 2, ..., N - 1$，对应信号在不同频率上的分量，DFT的计算公式如下： $$ X[k] = \sum\noli 阅读全文
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主要使用关键词initial或always定义的两种结构类型的描述语句，initial主要用于面向仿真的过程语句，不能用来描述硬件逻辑电路的功能。 1.always结构型说明语句 用法： ```verilog always @(事件控制表达式) begin:块名 块内局部变量的定义； 一条或者多条过 阅读全文
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数据流建模使用的连续赋值语句由关键词`assign`开始，一般用法如下： ```verilog wire [位宽说明]变量名1, 变量名2, ..., 变量名n; assign 变量名 = 表达式; ``` 只要等号右边的值发生变化，则立即更新等号左边的值。 注意，连续赋值语句只能对`wire`型变 阅读全文
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Verilog HDL内部定义了12个基本门级元件可以直接用，用这些门级原件直接对逻辑图进行描述，称为门级建模。 每个门输入可能是逻辑0，逻辑1，不确定态x和高阻态z四个值之一。 1.多输入门 主要有**与门（and），与非门（nand），或门（or），或非门（nor），异或门（xor），同或门（x 阅读全文
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### FPGA语法 **逻辑值：** 0：逻辑低电平，条件为假。 1：逻辑高电平，条件为真。 z：高阻态，无驱动 x：未知逻辑电平，这既不是0也不是1，只是一个不稳定的状态。 **关键字：** ``module``：表示模块的开始，后边紧跟模块名，**模块名一般跟.v文件一致**，模块结束使用`` 阅读全文
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今天遇到了一个问题，已经在`QTabWidget`每一行添加了一个按钮，我有一个需求就是，点击每一行的按钮都有各自的响应 首先说一下添加控件代码： 添加文字可以用`setItem`，添加控件就得用`setCellWidget`了。 ```python self.checkButton = QtWid 阅读全文
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操作系统面试整理 操作系统一些概念 操作系统是指控制和管理整个计算机的硬件与软件资源，合理地组指、调度计算机的工作与资源的分配，进而为用户和其他软件提供方便接口的程序集合。 操作系统的利用 操作系统作为计算机资源的管理者 存储管理：提高利用率，方便用户使用，同时提供足够的存储空间，方便进程并 阅读全文