摘要：
第1步：ATE1握手并设置回显第2步：AT+CGMR查看SIM900的版本信号第3步：AT+CSQ查看信号质量第4步：AT+CREG?查看GSM是否注册成功第5步：AT+CGREG?查看GPRS是否注册成功第6步：AT+CGATT?查看GPRS附着状态第7步：AT+SAPBR=3,1,"CONTYP... 阅读全文
摘要：
STM8L 系列单片机是 ST公司推出的低功耗单片机,与STM8S系列相比功耗降低了很多，但内部结构也删减了很多，使用时一定要仔细阅读手册。 这是第一次使用STM8，实现功能不是很复杂就没想研究库函数，准备直接控制寄存器操作，没想到本人 因为中断问题纠结了大半天。在外部中断中这一点很不同， ... 阅读全文
摘要：
35、listctrl查找定位 使用测试过还很好用// 简单的查找函数// FindString(CListCtrl& , 查找内容 , 开始位置 , 到达底部时是否从头查找)int FindString(CListCtrl& list,LPCTSTR str,int startIndex,BOOL... 阅读全文
摘要：
创建单选框Radio ，ID号IDC_RADIO_NAME1、获取单选框内容int RadioState = ((CButton *)GetDlgItem(IDC_RADIO_NAME))->GetCheck();//返回1表示选上，0表示没选上2、默认值设置 在初始化中添加((CButton *)... 阅读全文
摘要：
CListCtrl使用技巧以下未经说明，listctrl默认view 风格为report1. CListCtrl 风格 LVS_ICON: 为每个item显示大图标 LVS_SMALLICON: 为每个item显示小图标 LVS_LIST: 显示一列带有小图标的item LVS_REPORT: 显示... 阅读全文
摘要：
最近遇到个问题， 使用二位数组方式定义了一个RAM ，但是软件每次 都是使用逻辑单元综合 这块memory ，在ALTERA的网页上 找到了 方法，，在定义的 memory前面加一句画 (* ramstyle = "M4K" *) reg [0:7] my_ram[0:63]; 具体 详情 访问 http://quartushelp.altera.com/13.1/mergedProjects/hdl/vlog/vlog_file_dir_ram.htm 阅读全文
摘要：
Modelsim SE 仿真 ALTERA FPGA IP 最近，有几个朋友问过我是不是有新版本的Modelsim altera，其原因是 Qii 升级为新版本的，但是没配套的modelsim，没办法仿真程序中的IP，但是我还一直坚守modelsim SE6.5，现在简单讲下如何用SE版本的仿真IP步骤，其实方法还是很多种，但是感觉下面这方法还是一次工作长期受益的。希望能给遇到这个问题的朋友一点帮助。 其实主要就是编译一次ALTERA的ip文件，然后仿真的时候把库加载进来就OK了。打开modelsim的安装路径你会发现有很多公司的库文件， 但是找不到ALTERA的， 既然天生没有，那我们就后天 阅读全文
摘要：
AltiumDesigner输出gerber光绘文件的详细说明PCB画好后,我们需要输出光绘文件交给制版厂家.由此,输出光绘文件的重要性就显出来了.先复习一下介绍各层的定义吧,哈哈(1)顶层(Top Layer),也称元件层,主要用来放置元器件,对于比层板和多层板可以用来布线.(2)中间层(Mid Layer),最多可有30层,在多层板中用于布信号线.(3)底层(Bootom Layer),也称焊接层,主要用于布线及焊接,有时也可放置元器件.(4)顶部丝印层(Top Overlayer),用于标注元器件的投影轮廓、元器件的标号、标称值或型号及各种注释字符。(5)底部丝印层(Bottom Ove 阅读全文
摘要：
在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复杂的系统中，也许这两种类型的数，我们都会用到。有符号数通常以2的补码形式来表示。图1列出了4位二进制表示法所对应正负数。进一步观察，我们发现两种类型数的加减法是一样的，做加法和减法就是 在数轮上按正时钟转转或按反时钟转。比方说，1001+0100，意味着从1001按照顺时钟方向移动4个位置，其结果为1101。在无符号数类型中，它 代表（+9）+（+4）=+13；而在有符号数类型中，它则代表（-7）+（+4）=-3。从数轮上看，若是加法所得的结果溢出了，那么也就是穿越了数 阅读全文
摘要：
1）之前的笔记写过《补码探讨》，可知在FPGA综合成电路的时候最底层都是以补码的形式在运算，正数的补码就是本身，负数的补码要取反+1。（2）那么Verilog中编程的时候对编程人员来说，其实想不到现在的编译器(Quartus II 9.1和ISE10.1没有问题，更高的版本应该更加可以了)都支持verilog有符号运算的综合了。在定义时直接加上signed即可，如下： input signed [7:0] a, b; output signed [15:0] c; wire signed [15:0] x; reg signed [15:0]y; 很明显，这种采用signed... 阅读全文