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第四节时序逻辑代码设计与仿真(计数器和伪随机码发生器)

理~想 2022-03-06 13:36 阅读:294 评论:0 推荐:0

第三节组合逻辑代码设计与仿真 (补码转换和七段译码设计)

理~想 2022-03-06 08:57 阅读:241 评论:0 推荐:0

Sublime Text3 建立Verilog HDL自定义模块

理~想 2022-03-02 13:37 阅读:241 评论:0 推荐:0

设计一个从 1 到 10 的计数器

理~想 2022-03-22 19:50 阅读:229 评论:0 推荐:0

设计一个十进制计数器

理~想 2022-03-22 19:44 阅读:227 评论:0 推荐:0