Abstract很開心今天得到我blog的第二個獎： ，我會在繼續努力。
Introduction今天收到Email通知，獲得中時部落格的嚴選優格，並且獲得一張貼紙貼在blog上，哈。
今後主要還是以SOC與嵌入式為主，會優先談論基本觀念的議題，其次才是實作的lab，大概一個月一到兩篇，主要是現在已經在工作，而且我覺得文章的『質』還是比『量』重要，寧願多花點時間去思考整理，把想表達的東西好好表達。
posted on 2010-09-13 23:13 真 OO无双 阅读(1620) 评论(10) 编辑 收藏
热烈祝贺OO大，荣膺中時部落格的嚴選優格！ 回复 引用 查看
哈,支持支持! 回复 引用 查看
热心的无双大当之无愧！恭喜啊！ 回复 引用 查看
我將近一年沒來，也沒寫，能深刻體會要持續的筆耕，並非易事。而且oo的文章越來越深了，這種情況下還能得獎，確實難能可貴啊！加油^^以及恭喜！ 回复 引用 查看
恭喜蕭兄，未來希望還能在您身上，多學點東西，感恩啊 ~ ! 回复 引用 查看
恭喜萧兄啊，祝博客越办越红火啊! 回复 引用 查看
好久没有更新了，OO加油啊 回复 引用 查看
恭喜博主、祝贺博主 回复 引用 查看
你好 版大先恭喜大大獲得此殊榮我是一個菜鳥小工程師，有問題想跟你虛心請教我想請教一向關於verilog HDL的task調用我是要把"任務"從另一個測試檔叫出使用例如testHarness.u_wb_master_model.wb_write(1, `PRER_LO_REG , 8'h17);這樣的呼叫方式是對的嗎?我再一開始就有宣告一個`include "C:/altera/Project/Adder/i2cslave/branches/testHarness.v"我測試的結果是可以compiler，但是在simulation的時候Error: (vsim-3043) C:/altera/Project/Adder/i2cslave/branches/testCase0.v(23): Unresolved reference to 'testHarness'.Region: /testCase0我得到了這樣的一個結果,無法simulation之前在練習VerilogHDL的時候就有來版大這邊看過好幾次了能否麻煩版大幫我解惑一下 謝謝還有一個小問題我最近在寫一個關於一個在clock正負緣都有觸發的序列擷取，因為在verilogHDL的語法裡我無法使用always@(posedge clk or negedge clk)這樣來寫所以我用一個交互狀態機來寫但是在交互狀態的flag發送上我有點搞不太懂也想跟版大請教一下它的條件起始序列偵測-0+0-0+1-0+1 (正負表示正緣或負緣觸發時)結束序列偵測-0+1-0-0+0-0謝謝 回复 引用 查看
@Rickiki您好，我不知道您用的是什么环境进行仿真的，如果是脚本语言写的话是不是应该加上+incdir之类指明include的路径的参数。第二个问题是不是写成两个语句，分别是posedge clk和negedge clk之后再用不同的寄存器记录状态，想要的检测序列满足要求的时候（就是各种条件&起来），再动作，是否可以。逼人浅见 回复 引用 查看
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我是一個小小的數位IC工程師，從事SOC IP開發，業餘則喜歡研究FPGA、Embedded System、OS、MFC、NET與OOP相關技術。我並不是靠寫Blog或寫書維生，只是記下來怕自己忘記，所以不加任何廣告。所有文章與程式碼歡迎轉載使用。
，我會在繼續努力。