Verilog中if和else if的各种用法总结

当全部使用if判断时,优先级从上到下(往下优先级越高),如果在某一级(设为第n级)的if下加入了else,则当第n级不成立时,则执行else中的语句,前面的n-1级中的判断即使成立也将无效。

当使用if /else if判断时,第一级优先级最高,当第n级结果成立后,后面的n+1,n+2...等即使成立也不再进行判断。

posted @ 2019-01-03 20:36  Lightmonster  阅读(23560)  评论(0编辑  收藏  举报