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摘要： 在编译openocd环境的基础上，安装下述库， pacman -S mingw-w64-x86_64-gdb pacman -S bison /home/riscv-gnu-toolchain/riscv-gdb/gdb/ada-exp.y: In function 'int ada_parse(p 阅读全文

摘要： Windows本地编译OpenOCD 之前尝试过cygwin编译，可以运行但是编译过程中依赖太多的动态库，放弃； MinGW，由于环境问题，或许是因为太久没更新了，编译不过； 切换到MSYS2上，建议采用国内镜像，先安装MSYS2 https://www.msys2.org/ 编辑 /etc/pac 阅读全文

摘要： 通过cygwin编译，需要依赖很多库文件，因此切换到MinGW平台。 ./bootstrap mkdir /openocd_win ./configure PKG_CONFIG_PATH=/usr/lib/pkgconfig LDFLAGS="-Wl,-s" --enable-ftdi --enab 阅读全文

摘要： AR# 45304 iMPACT Spartan-6 FPGA - "WARNING:iMPACT:2217-Error shows in the status register, CRC Error bit is Not 0" https://www.xilinx.com/support/answ 阅读全文

摘要： 下载器与板级之间的连接如下：有关iFPGA-Cable，可参考 iFPGA-Cable FT2232H Xilinx / Altera / Lattice 三合一JTAG & UART调试器-详细使用说明 JTAG红色为1脚，请注意 RX接板级TX TX接板级RX UART_Vref接板级VCC G 阅读全文

摘要： Xilinx 平台：ISE 14.7/Vivado 2014.4+； Lattice 平台：Diamond软件自动识别，免驱动； Altera 平台：安装相关插件，支持； 串 口：波特率最高达921600； JTAG 时 钟：~30MHz； 参 考 电 压：1.8V≤Vref≤5.0V； 阅读全文

摘要： 因调试需要，进行后仿真，ISE生成的sim文件和sdf文件 SDF文件 顶层仿真文件 do文件 Modelsim仿真波形如下 阅读全文

摘要： 基本特性： Channel A: USB2.0接口，速率大30MB/S，免固件开发； Channel B为UART，或者MPSSE，可以当做串口，或者SPI升级，烧写Flash使用； 阅读全文

摘要： 由于涉及到VHDL工程，但实际工作中，用Verilog更多些，因此安装X-HDL进行转换，安装步骤与使用如下： X-HDL进行破解，破解如下： 安装完毕后，打开一个带转换的文件，进行如下操作： 链接：https://pan.baidu.com/s/1p3RoDLv2YQmvf1-S2cmr3g 密码 阅读全文

摘要： 阅读全文

摘要： Vivado综合错误： [Synth 8-2543] port connections cannot be mixed ordered and named ["*_Top.v":1151] 出现问题： 解决： 阅读全文

摘要： 可以通过： 可以通过修改用户环境变量路径的方法解决：方法：右键我的电脑\属性\高级系统设置\环境变量\用户环境变量，找到变量TEMP和TMP，将变量值中的“%USERPROFILE%”使用“C:\user\default”代替，重启电脑，再次打开工程，就可编译成功了！！ http://www.ope 阅读全文

摘要： 编译好kernel和driver 加载firmware后，运行下述命令。 mkdir /var/run/ mkdir /var/run/hostapd ifconfig -a ifconfig wlan0 up ifconfig wlan0 193.168.8.1 hostapd /etc/host 阅读全文

摘要： 对于工程师而言，画时序图，一般用Visio，下载可在网上百度下 或者采用TimeGen，http://www.xfusionsoftware.com/ TimeGen - Timing Diagram SoftwareCreate Timing Diagrams the Easy Way! 还有另外 阅读全文

摘要： 支持正基WiFi模块、高通WiFi模块； 2.4G速率； 5G AC速率； 支持SoftAP、STA模式； 阅读全文

摘要： Xilinx 提供了3种DMA AXI-DMA AXI-CDMA AXI-VDMA 使用CDMA能够满足项目需求(MM-MM)，DS文档介绍如下： The Xilinx LogiCORE™ IP AXI Central Direct Memory Access (CDMA) core is a so 阅读全文

摘要： Description Attached to this Answer Record is an Example Design for using the AXI DMA in polled mode to transfer data to memory. Solution This design 阅读全文

摘要： 21:56:16 INFO : Launching XSDB server: xsdb.bat C:/Xilinx/SDK/2015.4/scripts/xsdb/xsdb/xsdb-server.tcl21:59:18 ERROR : Timed out. 180 seconds have ela 阅读全文

摘要： 最新版本Vivado 2018.3下载地址 链接：https://pan.baidu.com/s/17aE-vICRQYN27bD2sXCLxg 提取码：ilg5 由于工程需要，下载VIVADO2018.3，下载地址为：https://www.xilinx.com/support/download. 阅读全文

摘要： USB 2.0接口，实测速度40Mbyte/s； 一个接口实现两种功能(USB2.0+FPGA配置)； 免固件开发； 完整的FPGA代码，即拿即用； FPGA逻辑工程师开发USB接口福音； 平台可移植性强 缩短产品开发周期 阅读全文