摘要: 基于Verilog语言的分频器设计,实现了占空比为50%的任意整数分频,以及对占空比没有特殊要求的半分频(n+0.5),可综合,能跑700M左右的时钟 阅读全文
posted @ 2014-09-10 19:04 俞则人 阅读(12319) 评论(6) 推荐(5) 编辑