2019年11月13日
Verilog整理
摘要： 1.两种实例化 2.运算符//逻辑运算+按位运算//拼接运算符 3.reg默认为1位 4.{16{1}}与{16{1'b1}}不同 5.[1023:0] in ha[3:0]=(in>>(4*sel)) 6.三位全加器 1 module add( 2 3 input a, b, cin, 4 5 o 阅读全文
posted @ 2019-11-13 09:34 xxmlala 阅读(207) 评论(0) 推荐(0) 编辑