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PCIE的四种请求 memory、IO的地址编码 posted、no-posted TLP包类型缩写 MRD举例 TLP包格式 TLP HEAD TLP HEAD byte0 memory操作 阅读全文
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PATH 简介 PATH 环境变量主要用于告诉系统在哪些目录中查找可执行文件。当你在终端中输入一个命令并按下回车键时，系统会根据 PATH 环境变量所指定的目录列表，依次在这些目录中查找与输入命令同名的可执行文件，如果找到了就执行该文件；如果遍历完所有目录都没有找到，则会提示 “command no 阅读全文
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参考资料 linux命令大全 linux常用技巧：本文主要转载自该文章，略做删改。 指令优化 cd后立即ls # 用于.cshrc文件 alias cd "cd \!*;ll" # 用于.bashrc文件方法1： cd() { builtin cd "$@" && ll; } # 用于.bashrc 阅读全文
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前言 在 VCS（Verdi Compiler Simulator）中，+vcs+initreg选项用于对 Verilog 代码中的变量进行初始化操作，以减少门级仿真时的初始化时间，避免门级仿真时 X 的传播导致逻辑行为异常1。以下是其使用方法和作用的具体介绍： 使用方法 编译选项 +vcs+ini 阅读全文
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-debug_access 基本功能 +debug_access 选项允许用户指定 VCS 在仿真期间收集和存储哪些类型的调试信息。这些信息可以帮助开发者在仿真出现问题时，更方便地进行调试和错误定位，例如观察信号值的变化、模块的执行情况等。 常见参数值及含义 +debug_access+all 功能 阅读全文
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含义 +vcs+lic+wait 选项的作用是让 VCS 在启动编译或仿真时，如果没有可用的许可证，不会立即报错退出，而是进入等待状态，持续尝试获取所需的许可证，直到成功获取或者达到预设的等待时间上限。 在商业软件使用中，像 VCS 这类工具通常需要有效的许可证才能正常运行。当多个用户同时使用该软件 阅读全文
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摘要 在 VCS（Verilog Compiled Simulator）中，-lca（Link Check Analysis）编译选项主要用于在链接阶段进行额外的检查分析，下面从功能、使用场景、使用示例和注意事项几个方面详细介绍： 功能 -lca 选项开启后，VCS 会在链接阶段对设计进行深入的检查 阅读全文
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前言 在 VCS（Verilog Compiled Simulator）中，+lint 是一个编译选项，用于开启代码静态检查（Linting）功能。静态检查是在代码编译和仿真之前对代码进行分析，以发现潜在的语法错误、编码规范问题以及可能导致仿真或综合出现意外结果的代码结构。 ；+lint 选项让 V 阅读全文
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摘要 在 VCS（Verilog Compiled Simulator）编译过程中，-cpp 和 -cc 是用于指定 C++ 编译器和 C 编译器相关信息的参数，下面分别详细介绍： -cpp 参数 含义 -cpp 用于指定在编译与 VCS 交互的 C++ 代码时所使用的 C++ 编译器及其编译选项。 阅读全文
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基本功能 在 VCS 仿真过程中，能够检测信号是否出现不确定的 X 状态（未知状态）和高阻的 Z 状态。可以帮助工程师快速定位设计中可能存在的信号不确定或高阻问题，这些问题可能会导致电路功能异常或不稳定。比如在总线结构中，如果某个时刻总线信号出现了 X 或 Z 状态，可能意味着多个驱动源之间存在竞争 阅读全文