摘要: 环境:Win7x64,VMware15.0,centOS7.0,QuestaSim10.7c 假设已经编辑好了一个全加器还有运行这个DUT的testbech,代码如下: 点击查看代码 // filename: full_adder.v module full_adder( input wire a_ 阅读全文
posted @ 2021-11-11 21:59 HsiehTengK`o 阅读(299) 评论(0) 推荐(0) 编辑