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8.1.2 锁相环的基本组件 压控振荡器（VCO）：PLL的一个关键组件是VCO，一个有着震荡输出的电路（以正弦波或者其他的时钟信号的形式），其频率取决于输入的控制电压\(V_{cntl}\)。因此，假定VCO的输出为随着时间缓慢变化的正弦电压，其可以通过下面的方程表示： \[V_{osc}(t)= 阅读全文
posted @ 2024-06-28 19:22
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8.1.1 锁相环基本介绍 几乎所有的数字，射频电路以及大部分的模拟电路。不幸的是，集成电路振荡器本身并不适合用于高性能电路中的频率/时间参考源。一个主要的问题是它们的震荡频率并不能精确知道。更进一步的，集成电路振荡器的时钟抖动（可以被认为是频率上的随机波动）对于大部分应用来说太大。因此，集成电路只 阅读全文
posted @ 2024-06-27 22:57
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7.5.6 时间交错型ADC 我们可以通过将多个ADC做并行来实现非常高速的ADC[Black, 1980]。下图展示了一个四通道时间交错型ADC的架构图： 此处，\(\phi_0\)是一个四倍于\(\phi_1\)到\(\phi_4\)的速率的时钟。此外，\(\phi_1\)到\(\phi_4\) 阅读全文
posted @ 2024-06-27 19:33
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7.5.5 折叠型ADC 我们刚了解完输入放大器的数量如何通过插值型架构来减少。但是对于一个N bit的ADC来说，仍然需要\(2^N\)个锁存比较器。这个大量的比较器数量可以通过折叠型ADC架构来减少。折叠型ADC架构类似于两步型ADC，一组LSB分离于一组MSB进行独立的查找。但是，相比两步型A 阅读全文
posted @ 2024-06-27 18:58
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7.5.4 插值型ADC 插值型ADC如下图所示使用输入放大器，这些输入放大器在其阈值电压附近表现为线性放大器，但是可以在它们的差分输入够大时饱和。作为结果，后续的锁存器只需要决定放大器输出的符号，因为输入信号和阈值电压之差已经被放大。同时，连接到\(V_{in}\)的输入放大器数量通过在这些放大器 阅读全文
posted @ 2024-06-27 16:53
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7.5.3 两步型ADC 两步型ADC常被用于高速中精度的ADC。他们相比Flash ADC能够提供一些额外的优点。具体来说，两步型ADC需要更少的硅面积，消耗更少的能量，有着更小的电容负载，并且比较器需要分辨的电压相比Flash ADC更宽松。两步型ADC的吞吐率可以接近Flash ADC，尽管他 阅读全文
posted @ 2024-06-27 15:21
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7.5.2 周期型ADC 周期型ADC（或者叫算数ADC）与逐次比较型ADC的工作原理很像，但是与逐次比较型ADC每次减半参考电压不同，周期型ADC每次保持参考电压不变，而将误差电压放大两倍。一个有符号周期型ADC的流程图如下图所示： 周期型ADC的结构图如下图所示[McCharles, 1977; 阅读全文
posted @ 2024-06-26 21:57
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7.5.1 积分型ADC 积分型ADC是一种流行的对于慢速信号做高精度数据转换的方式。这类ADC有着非常低的失调与增益误差，且高度线性。更进一步的优势是积分型ADC在实现时仅仅需要很少的电路。积分型ADC的一个常用场景是用在测量仪器中，例如电压表或者电流表。 双斜积分型ADC的简化架构图如下图所示： 阅读全文
posted @ 2024-06-26 21:27
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7.4.5 多比特Σ-Δ ADC 尽管1bit过采样ADC有着可以实现高线性度的优点，但其也有一些缺点。例如，动态范围小；1bit过采样ADC可能会由于反馈中的高度非线性出现不稳定；还有闲音（idle tones）的问题，即当输入信号接近直流或者是一个幅值为很小的正弦波时，在输出端就会产生一个很明显 阅读全文
posted @ 2024-06-26 19:12
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7.4.4 Σ-Δ ADC的抽取滤波器 有许多在过采样ADC中实现数字抽取滤波器的方式，这里我们会介绍多级和单级两种流行方法。 首先介绍通过多级方法实现抽取滤波器，如下图所示： 此处，第一级的FIR滤波器\(T_{sinc}(z)\)消除了许多量化噪声，使得其输出可以降采样到奈奎斯特频率的四倍（即\ 阅读全文
posted @ 2024-06-26 17:00
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7.4.3 Σ-Δ ADC的调制器 一个通用的\(\Delta \Sigma\)调制器与其线性模型如下图所示： 这个结构被称作插值结构，类似于通过一个运放和反馈形成的放大器。在这个结构中，当运放增益很高时，反馈降低了运放输出级在反馈放大器输出信号中的低频噪声。在高频，当运放增益低时，噪声无法得到减小 阅读全文
posted @ 2024-06-25 21:58
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7.4.2 Σ-Δ ADC的系统架构 一个Σ-Δ 过采样ADC的架构如下图所示： 第一级是一个连续时间抗混叠滤波器，需要限制输入信号低于过采样频率\(f_s\)的一半。当过采样率很大时，抗混叠滤波器往往可以分常见大，例如一个简单的RC低通滤波器。在抗混叠滤波器之后，连续时间信号\(x_c(t)\)被 阅读全文
posted @ 2024-06-25 18:23
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7.4.1 过采样ADC的基本介绍 过采样ADC对于高精度，中低速应用来说非常流行。例如高质量数字音频处理和一些无线系统中的基带信号处理。它们如此流行的一个主要原因是过采样ADC降低了对于模拟电路的需求，转而需要更多复杂的数字电路。这种权衡随着亚微米CMOS工艺逐渐成熟，高速数字电路越来越容易实现而 阅读全文
posted @ 2024-06-24 21:50
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In-/Near-Memory Computing 《存内/迳存计算》 作者：Daichi Fujiki, Xiaowei Wang, Arun Subramaniyan, and Reetuparna Das University of Michigan, Ann Arbor 翻译： Yiyang 阅读全文
posted @ 2024-06-24 20:53
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《阻变存储器 Resistive Random Access Memory(RRAM)》——从器件到阵列结构（From Devices to Array Architectures） [原] Shimeng Yu ，[译] Yiyang Yuan 摘要（Abstract） 阻变存储器（Resisti 阅读全文
posted @ 2024-06-24 20:39
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7.3.2 Flash ADC的设计问题 接下来我们讨论一些在构建高速Flash ADC时需要被解决的关键设计问题。 输入电容负载：大量的比较器被连接到\(V_{in}\)上，导致节点\(V_{in}\)是有着一个大的寄生负载。这样一个大的电容负载一般会限制Flash ADC的速度，并且需要一个强力 阅读全文
posted @ 2024-06-24 16:43
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7.3.1 并联比较型ADC基本介绍 并联比较型ADC（后续都称作Flash ADC）是实现超高速转换器的标准方式。Flash ADC的输入信号被并行的馈入\(2^N\)个比较器中，如下图所示： 每个比较器被连接到电阻串的节点上。任何连接到电阻串节点的比较器，如果\(V_{ri}\)大于\(V_{i 阅读全文
posted @ 2024-06-23 16:58
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7.2.3 每阶段k-bit流水线ADC 通过增加中间级增益和每级的比较器可以在每级解析多于1比特。信号流图类似之前介绍的每次迭代2比特的逐次逼近型ADC。一个通用的k比特级如下图所示： k比特副ADC的非线性可以通过增加额外的比较器通过数字方式来校正，类似于每级1.5比特架构[Lewis, 199 阅读全文
posted @ 2024-06-19 19:05
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7.2.2 每阶段1.5-bit流水线ADC 在每一级中增加一个比较器可以形成每级1.5比特架构，如下图所示[Lewis, 1992]： 每一级对输入进行一个三级量化： \[V_{i,x}=(b_{i,0}-0.5)\frac{V_{ref}}{4}+(b_{i,1}-0.5)\frac{V_{re 阅读全文
posted @ 2024-06-18 20:56
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7.2.1 流水线ADC基本介绍 流水线ADC和逐次比较型ADC类似，通过迭代搜索查找能够精确反应模拟输入信号的数字码。但是，相比较于通过单个模拟电路执行迭代，流水线ADC有着独立的模拟级来专门执行每次转换。流水线ADC的信号流如下图所示： 所有的模拟级在每个时钟周期时进行工作，并且每个执行一个差分 阅读全文
posted @ 2024-06-18 18:54
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