ZYNQ ultrascale RF dataconverter IP核DAC的使用

s_axi接口：
连接后会分配地址，用来访问RFDC内部的配置寄存器，这个地址里存的是“控制指令”和“状态信息”，而不是波形数据。
s00_axis接口：
数据通道，axi_stream接口。传输路径：通过vitis把波形数据写入BRAM，通过verilog逻辑电路读出数据，逻辑电路通过dac_s_axis_channel_tdata把数据送给RFDC，最后RFDC把数据处理变为模拟信号输出。
sysref_in接口：
系统参考信号，时间基准，必须与采样时钟同步
作用：1，multi_tile同步对齐 2，NCO相位复位 3，确定性延迟
接什么：外部时钟芯片LMK04828
dac2_clk接口：
DAC Tile 2 的模拟采样时钟输入，dac2_clk 是该 DAC（Tile 2）的采样时钟，决定了它干活的速度。必须接一个高质量的时钟源，它的频率直接等于 DAC 的 采样率，这个时钟越纯净（抖动越小），输出的模拟波形就越干净。
接什么：外部专用时钟，LMK04828输出需要的采用频率的时钟。
s_axi_clk接口（复位同理）：
管理接口的时钟，s_axi接口访问RFDC内部寄存器需要的时钟。
接什么：PS输出的时钟。
s0_axi_aclk接口（复位同理）：
搬运波形数据的时钟，决定了逻辑电路搬运波形数据的快慢
**这个时钟频率和DAC物理采样率有严格的数字关系，但是IP核内部会自动计算好输出给用户使用。
这个IP核使用时输出为dac_s_axi_aclk,给PL部分波形数据搬用使用
eg：
reg [5:0] rom_addrb = 0;
always @(posedge dac_s_axis_aclk)
rom_addrb <= rom_addrb + 1;
usr_sysref_dac接口：
是FPGA 逻辑（PL 端）用的时间参考信号副本。通常用来同步逻辑计数器。假设sysref_in 是给 RFDC 内部的模拟核和 NCO 用的“发令枪”，usr_sysref_dac 就是把这声“枪响”转播给你的 Verilog 逻辑听。