2021年11月20日
【P5】Verilog搭建流水线MIPS-CPU
摘要： 课下 Thinking_Log 1.为何不允许直接转发功能部件的输出 直接转发会使一些组合逻辑部件增加新的长短不一的操作延迟，不利于计算设置流水线是时钟频率（保证流水线吞吐量？）。 2.jal中将NPC+4/8存入$ra的操作为何需流过全级 不要因为beq指令提前得到结果完成跳转的事情乱了方寸。ja 阅读全文
posted @ 2021-11-20 00:10 Elucidator_xrb 阅读(297) 评论(0) 推荐(0) 编辑