摘要: 历史修改信息 版本 更改描述 更改人 批准人 修订日期/生效日期 A01 发布首版 ldy 一、目的 作为我司verilog开发过程中的输入文件,用于统一FPGA开发人员的代码风格。从而在满足功能和性能目标的前提下,能够规范代码和优化电路,增强代码的整洁度、可读性、可修改性、可维护性、可重用性、可移 阅读全文
posted @ 2024-10-17 09:51 羊的第七章 阅读(61) 评论(1) 推荐(1) 编辑