组合时序逻辑RTL对照
摘要：
组合逻辑： 时序逻辑(不存在顺序的时候“=”与“<=”一样)： 时序逻辑内的“<=”与顺序无关 但是时序逻辑中的“=”与顺序有关了 而组合逻辑内部的“=”却与顺序无关 阅读全文
posted @ 2012-03-20 23:02 CrazyBingo 阅读(1196) 评论(0) 推荐(1) 编辑
阻塞赋值与非阻塞赋值
摘要：
转：http://hi.baidu.com/zhang_bi/blog/item/57edb701a9da6b00728b65db.html在Verilog中有两种类型的赋值语句：阻塞赋值语句（“=”）和非阻塞赋值语句（“<=”）。正确地使用这两种赋值语句对于Verilog的设计和仿真非常重要。下面我们以例子说明阻塞和非阻塞赋值的区别。 我们先来看几段代码及其对应的电路：HDL源代码对应的RTL电路module Shifter1( Clk, D, Q3 );input C... 阅读全文
posted @ 2012-03-20 22:45 CrazyBingo 阅读(16815) 评论(8) 推荐(9) 编辑
