【原创】【verilog】分频器设计--支持自定义占空比和输出频率

module clk_div(clk_in, clk_out);
   parameter DUTY = 20; //定义脉冲的占空比
   parameter VAL = 100;
   input      clk_in;
   output reg clk_out;  //在always语句中赋值的变量必须定义为REG类型
  
   integer cnt = 0; //定义计数变量
  
   always@(posedge clk_in)
   begin
      cnt = cnt + 1;
      if(cnt==VAL)
         cnt = 0;
      if(cnt<VAL*DUTY/100)
         clk_out = 1;
      else
         clk_out = 0;   
   end
endmodule