Radiumlrb

摘要： 改编自8 FPGA时序约束实战篇之主时钟约束_check timing no clock 以Vivado自带的wave_gen工程为例，该工程的各个模块功能较为明确，如下图所示。为了引入异步时钟域，我们在此程序上由增加了另一个时钟–clkin2，该时钟产生脉冲信号pulse，samp_gen中在pu 阅读全文

摘要： 结构调整 结构调整是提高时域性能的一种方法，它是在不改变原有组合逻辑功能的前提下，通过调整其内部逻辑门之间的连接关系，来达到减少逻辑门级数的目的，进而提高时域性能的方法。举例如下：现在有同步输入总线A、B、C、D，需要在下一时钟周期就能以寄存的方式输出它们的和SUM。那么通常来说，你可能会将HDL代 阅读全文

摘要： 一般来说，在进行HDL代码编写时，不需要直接或间接地进行原语调用，因为随着FPGA设计规模越来越庞大，人脑应该集中于抽象层次较高的工作中去，而将这些具体实现细节交给编译器来完成。不过有些时候，原语或者库中底层模块的调用还是十分必要的。例如，在Xilinx的ISE工具中，可以通过edit→Langua 阅读全文

摘要： 节选自《FPGA之道》 keep_hierarchy是一个综合和实现方面的约束。Xilinx的综合工具XST更倾向于平化HDL代码的层级结构，即将一级级的模块调用机制转换为一个没有子模块的超大模块，这样做的好处是能够进行更好地设计优化工作，因为平化操作去除了原有实体或模块之间的边界限制。不过有些时候 阅读全文

摘要： Libero SoC是一款集成了多种功能的FPGA开发软件，可以用来设计、仿真、综合、布局、布线、下载和调试FPGA项目。 1、新建工程 首先，我们需要新建一个工程，点击File->New Project，然后给工程取一个名字，选择工程的存放路径，点击Next。 接下来，我们需要选择FPGA的fam 阅读全文

摘要： libero soc总体逻辑上和vivado差不多，但是网络上教程较少，libero将很多操作都图形化了 在libero soc中，导入源文件后（使用smartdesign），如果有错误，或者其他原因，是无法拖入顶层文件中的，也就无法进行连线 此处test_module无法被拖入右侧，也就无法连线， 阅读全文

摘要： 使用FPGA对图像直方图做出均衡化，公式如下： $$D _ { B } = f ( D _ { A } ) = \frac { D _ { m a x } } { A _ { 0 } } \sum _ { i = 0 } ^ { D _ { A } } H ( i )$$ 上式中，H(i)为第i级灰 阅读全文

摘要： 要链接一个.so动态库，需要在编译时使用-l选项指定库的名称，并使用-L选项指定库的路径。例如，假设有一个名为libfoo.so的动态库，它位于/usr/local/lib目录下，使用以下命令链接该库： g++ -o myprogram myprogram.cpp -L/usr/local/lib 阅读全文

摘要： 转载自https://www.zhihu.com/question/58814934/answer/160032303 作者：Zhao Zhang 小波分析并没有"具有比傅里叶变化更好的性质", 二者都骑在测不准原理的坎儿上,并没有谁比谁更好的情况,只存在具体问题中谁比谁更合适的情况. 让我几句话讲 阅读全文

摘要： 转载自IMU and GPS Fusion for Inertial Navigation This example shows how you might build an IMU + GPS fusion algorithm suitable for unmanned aerial vehicl 阅读全文