(原創) 博客園正式支援VHDL語法著色功能 (SOC) (VHDL)

Abstract
在2008年7月19號時，我將Verilog語法著色加到博客園上，但畢竟另外一個硬件語言VHDL也是很多人在用，現在我將VHDL也加上語法著色了。希望更多對於SOC、FPGA、ASIC設計有興趣的朋友能多多利用博客園這項服務，開啟博客園IC設計討論的風氣。

Introduction
以下是個典型的VHDL，用來敘述一個D-FF，可以發現keyoword都變色了。

1 library ieee;
 use ieee.std_logic_1164.all;
 
 entity d_ff is
 port (
   iCLK   : in  std_logic;
   iRST_N : in  std_logic;
   iD     : in  std_logic;
   iQ     : out std_logic
 );
 end d_ff;
 
 architecture arch of d_ff is begin
 
 process(iCLK, iRST_N) begin
   if iRST_N = '0' then
     iQ <= '0';
   else
     if iCLK'event AND iCLK = '1' then
       iQ <= iD;
     end if;
   end if; 
 end process;
  
 end arch;