摘要: 没错,这是一篇闲文—— 刚在家做完keep健身,累,不过出完汗后很舒爽。 有一句话我最近才体会出其中感受:健身是少数付出汗水就有回报的事情之一。才坚持健身跑步几个月而已,已经很明显感觉到变化,身体上的、精神上的。但是在这之前,虽然也常常想健身却往往维持不了几天——让我真正能够排除各种因素行动起来的, 阅读全文
posted @ 2018-09-06 08:32 lobster1989 阅读(230) 评论(0) 推荐(0) 编辑
摘要: 复位可以说是FPGA逻辑开发中绕不开的一个基本问题,但不是每个人都能理清楚。常用的三种方式: 这三者的优缺点网上有很多资料,特权同学的书里面也讲解的非常清楚。这三种写法的实现由什么区别呢,实际操作一遍理解会更深刻。 当然异步复位同步释放的方式最好,而且其实这点资源影响微乎其微,推荐还是使用这种方式。 阅读全文
posted @ 2018-02-03 16:35 lobster1989 阅读(562) 评论(0) 推荐(0) 编辑
摘要: 评估对比xilinx以及altera两家FPGA芯片逻辑资源。首先要说明,现今FPGA除了常规逻辑资源,还具有很多其他片内资源比如块RAM、DSP单元、高速串行收发器、PLL、ADC等等,用以应对不同的场合,逻辑量只能作为选型的重要依据之一。不同厂家FPGA架构各异,具有很多独有的专利设计,量级相当的FPGA在应对不同应用场景下(比如视频处理、通讯总线、加密算法)时表现可能会差异很大,逻辑资源评估... 阅读全文
posted @ 2018-02-03 16:18 lobster1989 阅读(1810) 评论(0) 推荐(3) 编辑
摘要: 首先分分类,以下几个同学在不同的OSI层级上实现实时性,所以性能及通用性都各有千秋。总的来说,第一梯队的Ethercat/SERCOSIII/PROFINETIRT使用了修改的以太网包,直接改动了链路层,所以性能最高但是通用型最差;第二梯队的PowerLink和Profinet RT修改了以太网传输层而保留了完整的链路层,故而实时性能和通用型均处于中间层次;Ethernet/IP和Profinet... 阅读全文
posted @ 2018-02-03 16:14 lobster1989 阅读(3309) 评论(0) 推荐(1) 编辑
摘要: 还是先上图,直接看结果:如上面截图可以看出,主要工业实时以太网当中,按最小通信周期和同步抖动来划分,Ethercat和SERCOS-III处于第一梯队,Profinet-IRT和PowerLink处于第二梯队,Ethernet/IP处于第三梯队。之所以如此,背后的原因取决于其实现路线,如之前一篇博客所说,工业以太网实现路线可以分为以下几种:基于TCP/IP:在应用层解决实时问题,而使用以太网的传输... 阅读全文
posted @ 2018-02-03 15:41 lobster1989 阅读(782) 评论(0) 推荐(0) 编辑
摘要: 以太网VS现场总线 相对各种现场总线老前辈(CAN/Profibus/Modbus…)来说,工业以太网是个新生事物。现场总线已经在工业界存在这么多年而且便宜又好用,那么为什么还需要工业以太网呢? 上面这张图上目前主流高性能现场总线与以太网传输速率的对比,在以太网压倒性的波特率下,即使在以太网传输小数 阅读全文
posted @ 2018-02-03 15:25 lobster1989 阅读(632) 评论(0) 推荐(0) 编辑
摘要: 古语云:知己知彼,百战不殆。那么既然选择了FPGA之路,欲练此功,必先…… 必先了解清楚,FPGA的特点,FPGA善于/不善于解决什么类型问题,以及FPGA应用的方向,FPGA学习的要素等等。 一、FPGA的特点 理论上,通用MCU/CPU和数字ASIC能够做的事,FPGA都能做,甚至可以利用FPG 阅读全文
posted @ 2017-11-19 21:17 lobster1989 阅读(749) 评论(0) 推荐(1) 编辑
摘要: 既然是开篇,那就来闲话叨一叨FPGA吧。 掰掰指头,结识FPGA估计有5年多。作为嵌入式工程师,每天的日常充斥着ARM、DSP、操作系统、通讯、总线等耳熟能详的词汇,日日徜徉其中,而这当中,最特立独行的就是FPGA。FPGA没有形状,但又可以捏出任何形状,相对于MCU/CPU开发来说,FPGA至少意 阅读全文
posted @ 2017-11-17 23:28 lobster1989 阅读(400) 评论(0) 推荐(1) 编辑
摘要: 打算写几篇专题,系统总结下常用的片上总线、现场总线,就先从最常用的SPI开始吧。 1. SPI是干什么的?除了SPI还有那些其它电路板及的通讯总线?有何差别? 相信接触过MCU的同学对SPI都不陌生,详细定义就不罗嗦了。SPI常用的场合包括ADC读写、存储芯片读写、MCU间通讯等等。可以一主多从(通 阅读全文
posted @ 2016-02-18 21:04 lobster1989 阅读(7972) 评论(0) 推荐(0) 编辑
摘要: 我们知道FPGA/CPLD中的时序逻辑都是以一个时钟为时间单位,但是有时会需要对某个信号进行低于一个时钟的延迟,比如用延迟时间来调节SPI等总线中时钟与数据的建立保持时间,该如何操作? 通过实际验证可以通过插入LCELL来实现,实际的作用是在信号中间加入缓冲门。以Altera的CPLD EPM570 阅读全文
posted @ 2015-09-06 21:13 lobster1989 阅读(3019) 评论(0) 推荐(0) 编辑