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Re:[笔记]再笔记--边干边学Verilog HDL --001 caizb 2012-05-24 17:05
就是比较矛盾，不知道自己学的种么样！
Re:[笔记]再笔记--边干边学Verilog HDL --001 wdliming 2012-05-20 19:27
哦，原来。。。我也学来着呢
Re:[笔记]再笔记--边干边学Verilog HDL --001 yf.x 2012-05-20 16:18
不是，我是照他的例程，做练习。
Re:[笔记]再笔记--边干边学Verilog HDL --001 wdliming 2012-05-20 10:34
博主，我觉得你的博文和《黑金FPGA》的内容很相似啊？是同一个作者吗？哈哈
Re:【翻译】Quartus II里如何仿真 wdliming 2012-05-17 16:34
谢谢博主的指点！但是我想能不能在quartus里或者写一个testbench文件，进行仿真，看他的输出啊？请博主指点！谢谢
Re:【翻译】Quartus II里如何仿真 yf.x 2012-05-17 14:16
参考：
assign mSEG7_DIG = { Cont[27:24],Cont[27:24],Cont[27:24],Cont[27:24],
Cont[27:24],Cont[27:24],Cont[27:24],Cont[27:24] };
// 7 segment LUT
SEG7_LUT_8 u0 ( .oSEG0(HEX0),
.oSEG1(HEX1),
.oSEG2(HEX2),
.oSEG3(HEX3),
.oSEG4(HEX4),
.oSEG5(HEX5),
.oSEG6(HEX6),
.oSEG7(HEX7),
.iDIG(mSEG7_DIG) );
这里的cont[27:24]用的非常巧妙，:)
Re:【翻译】Quartus II里如何仿真 yf.x 2012-05-17 14:05
@wdliming
代码有几个问题，你的设计思想是先分频得到一个1khz的时钟，然后用这个1khz的时钟驱动一个计数器对8个数码管扫描，利用人的视觉暂留产生8个数码管同时都显示的效果。
问题：
1.每个case语句差一个default语句。
2.按你的设计，每个管子只能显示0-7.
解决方法：
de2板上缺省带的那个一通电，8个数码管就从0-f循环显示，你可以参考下。
Re:【翻译】Quartus II里如何仿真 wdliming 2012-05-17 11:16
/*
英语是因为Quartus ii似乎不认中文,所以懂哥写程序时自己为了保持头脑清醒写的,
所以无英语语法规则,自己看得懂就行,但是懒得删了,后来加中文以注释
*/
module segment(clk,wei,seg);
input clk;//system clock,//50MHZ时钟
output [7:0]wei,seg;//control which to be select and displaying code respectively
// seg是数码段选择;wei是选择需要显示的数码管
reg clk1k;//frequency division //1khz
reg [7:0]wei,seg;
reg [3:0] coder;//decoding//每一个需要显示的数据
reg [15:0]count;//count for frequency division
reg [3:0]i;
//50M-1k,50M/1k/2//分频,50Mhz~1khz,占空比50%
always@(posedge clk)
begin
if(count == 16'd25000)
begin
clk1k <= ~clk1k;
count <= 0;
end
else
count <= count+1'b1;
end
always@(posedge clk1k)//gernerally 1ms is fine
begin
if(i > 3'd7)
i <= 1'b0;
else
i <= i+1'b1;
end
always@(posedge clk1k)//select and read from tab
begin
case(i)//选择需要显示的数据
3'd0:coder <= 3'd0;
3'd1:coder <= 3'd1;
3'd2:coder <= 3'd2;
3'd3:coder <= 3'd3;
3'd4:coder <= 3'd4;
3'd5:coder <= 3'd5;
3'd6:coder <= 3'd6;
3'd7:coder <= 3'd7;
endcase
case(i)//选择需要显示的数码管
3'd0:wei <= 8'b0111_1111;
3'd1:wei <= 8'b1011_1111;
3'd2:wei <= 8'b1101_1111;
3'd3:wei <= 8'b1110_1111;
3'd4:wei <= 8'b1111_0111;
3'd5:wei <= 8'b1111_1011;
3'd6:wei <= 8'b1111_1101;
3'd7:wei <= 8'b1111_1110;
endcase
end
always@(coder)//译码...把值赋给数码管显示
begin
case(coder)
4'd0:seg=8'hc0;//显示0
4'd1:seg=8'hcf;//显示1
4'd2:seg=8'ha4;
4'd3:seg=8'hb0;
4'd4:seg=8'h99;
4'd5:seg=8'h92;
4'd6:seg=8'h82;
4'd7:seg=8'hf8;
4'd8:seg=8'h80;
4'd9:seg=8'h90;
endcase
end
endmodule
请问这个具体的LED动态显示电路该怎么仿真啊，我时序仿真之后，什么救过都没有，说是
Warning: Can't display state machine states -- register holding state machine bit "|segment|coder.1001" was synthesized away
功能仿真也没有用的，请问该如何是好啊？谢谢
Re:【翻译】Quartus II里如何仿真 wdliming 2012-05-17 11:00
我想请问一下，在你的博文里的smg_encoder_module的这个文件如何在quartusII下仿真啊？
Re:【翻译】Quartus II里如何仿真 wdliming 2012-05-17 10:38
不错，lz很牛逼的，学习了。。收藏了
Re:【原创】基于Altera DE2的数字实验—001_2 （DE2）（Digital Logical）（Verilog） mculove 2012-04-26 22:55
有条有理,呵呵
Re:【原创】DE2实验解答—lab09 (Quartus II)(Verilog HDL)(Digital Logic) 明天属于我们 2011-12-26 16:54
你好，楼主，想问问你有没有第十个实验的资料翻译，我不需要代码，因为那些英文有点烦人，就算是大概意思也可以了mywenjuan@sina.cn谢谢！
Re:【原创】如何使用DE2的1602LCD --之一（quartus）（verilog）（digital logic） 雪傲 2011-12-22 09:23
找了很久，终于找到了 ，太感谢了！
Re:【原创】DE2实验解答—lab7 (Quartus II)(Digital Logic)(Verilog HDL) yf.x 2011-11-22 15:49
@起来
你说DE2的设计电路是否有指定复位，sorry，不知。
Re:【原创】DE2实验解答—lab7 (Quartus II)(Digital Logic)(Verilog HDL) 起来 2011-11-22 14:14
博主，我给你回复了消息，请问你邮箱是多少？
Re:【原创】DE2实验解答—lab7 (Quartus II)(Digital Logic)(Verilog HDL) yf.x 2011-11-22 13:59
@起来
我没太理解你说的复位的意思，系统复位或时序模块复位你可自由指定KEY键啊。平时很少q，每天都查邮箱，交流留言即可。
Re:【原创】DE2实验解答—lab7 (Quartus II)(Digital Logic)(Verilog HDL) 起来 2011-11-22 09:45
博主，你好，我给你发了短消息，请你查看！
Re:【原创】DE2实验解答—lab09 (Quartus II)(Verilog HDL)(Digital Logic) ljl1002 2011-11-17 10:05
哥们，你什么时候真的把lab_10也做了吧！我们急切需要那个实验室呀1后天就要交作业了！我要疯了！谢谢呀1
Re:【笔记】再笔记--边干边学Verilog HDL – 009 LiangXuan 2011-11-14 18:35
我们都是一路人,但是感觉目前搞的东西太简单了,项目应用的机会很小,现在serdes,3g,656,fiber方面的应用比较多,老是停留在基础实验的水平上,没什么突破
Re:【原创】DE2实验解答—lab7 (Quartus II)(Digital Logic)(Verilog HDL) yf.x 2011-11-07 11:34
@起来
1. 看状态图，比如D[1]是状态B的触发器的输入，B由其他5种状态转化，很容易就抽象出逻辑表达式。
2. one_hot code就是特直白的编码方式，一个状态对应一个触发器，比如本例有9个状态，就用9个触发器。然后9个触发器的当前状态的组合作为one-hot code.这里后面优化了状态A的编码，是因为一般的触发器，带复位端是ok的，不一定带置位端。
